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Principal / Senior Principal Design Verification Engineer- CXL / PCIe / Ethernet

英文職缺・已幫你整理成中文

  • Taipei, Taiwan
  • 資深
  • 9/14 刊登

職缺摘要

Astera Labs 尋找資深/資深首席設計驗證工程師，負責領導次世代連接 IP 與 SoC 的驗證策略、架構規劃與技術指導，確保 AI 與雲端基礎設施的晶片一次成功。

摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準

職缺內容

工作內容

  • 帶領複雜 IP 與 SoC 子系統從架構到晶片的驗證策略與執行
  • 建構具擴充性的 UVM/SystemVerilog 驗證環境與覆蓋率導向驗證方法
  • 跨部門協作支援架構、RTL、韌體與晶片後端驗證團隊
  • 指導與培育各級驗證工程師，建立組織的工程卓越標準

必備條件

  • 電機、電子、資訊工程或相關領域學士或碩士學位
  • 具備 SystemVerilog 與 UVM 的強大專業知識與驗證規劃能力
  • 精通約束隨機驗證、覆蓋率導向驗證方法及通信協定驗證

加分條件

  • 具備 CXL、PCIe、Ethernet 等高速介面協定驗證經驗
  • 具備 AI 基礎設施、雲端網路或超大規模資料中心技術經驗
  • 具備大 型 SoC 或複雜連接 IP 驗證領導經驗

由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容

技能

  • Verilog

時間軸

  1. 官方刊登

    2026-09-14（來源提供）・18 天前

  2. 第一次在官方頁發現

    追蹤開始前已刊登

  3. 最後一次確認仍在官方頁

    2026-10-02 08:18・46 分鐘前

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