Principal/ Sr Principal Digital Design Engineer
英文職缺・已幫你整理成中文
- Taipei, Taiwan
- 資深
- 9/14 刊登
職缺摘要
Astera Labs 招募 Principal/ Sr Principal Digital Design Engineer，負責為高效能 AI 連線解決方案規劃與實作次世代數位設計，涵蓋微架構、RTL 實作、時序收斂至矽晶片上板除錯。
摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準
職缺內容
工作內容
- 開發並實作複雜的數位區塊與子系統，定義微架構並推動 RTL 實作，在 7 奈米以下的先進製程中取得優異的功耗…
- 主導時序收斂與設計可測試性(DFT)功能的實作，以發揮最佳設計效能。
- 與驗證團隊合作開發測試計畫、達成覆蓋率目標，並除錯複雜問題。
- 擁有第三方 IP 整合與區塊級驗證至簽核(sign-off)的責任。
- 指導初階工程師提升其技術能力與專業知識。
必備條件
- 具備電機工程或相關領域學士學位。
- 具備 10 年以上在伺服器、儲存或網路市場開發複雜 SoC 或矽晶片產品的實務經驗。
- 精通架構定義、微架構開發、RTL 撰寫、功能模擬與綜合。
- 深入理解時序收斂、閘級模擬(GLS)與 DFT 實作。
- 至少精通一項高速協定：PCIe、CXL、乙太網路、DDR 或類似協定。
加分條件
- 具備電機工程或相關領域碩士學位。
- 在資料中心環境中有成功交付多項高效能設計至量產的實績。
- 具備與嵌入式韌體團隊協同合作的實務經驗，理解韌體開發挑戰。
- 熟悉標準嵌入式處理器子系統(RISC-V、Arm 等）。
- 對設計方法學、CAD 自動化或設計基礎設施有具體貢獻。
由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容
技能
- RTL 設計
- 可測性設計
- Cadence 工具
- Synopsys 工具
時間軸
官方刊登
2026-09-14（來源提供）・18 天前
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-02 08:18・44 分鐘前
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