Principal Digital Design Engineer
英文職缺・已幫你整理成中文
- Taipei, Taiwan
- 資深
- 9/14 刊登
職缺摘要
Astera Labs 招募首席數位設計工程師，負責架構與實作高效能連線解決方案的次世代數位設計，主導從微架構到晶片驗證的複雜區塊。
摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準
職缺內容
工作內容
- 開發與實作複雜數位區塊與子系統，定義微架構並推動數位設計。
- 與驗證團隊合作開發測試計畫、達成覆蓋率閉環並除錯複雜問題。
- 領導實現時序收斂與可測試性設計(DFT)功能，以達最佳設計效能。
- 與後矽晶團隊緊密合作，協助晶片試產與除錯。
- 指導初階工程師提升其技術能力與專業知識。
必備條件
- 電機工程學士學位或同等學歷。
- 具備 8 年以上在伺服器、儲存或網路市場開發複雜 SoC/晶片產品的實務經驗。
- 具備架構定義與微架構開發、RTL 編碼、功能模擬與合成能力。
- 具備時序收斂與閘級模擬(GLS)、DFT 實作及先進製程(≤7nm)量產經驗。
- 深入了解至少一種高速協定（如 PCIe、Ethernet、InfiniBand、DDR 等）並具備第三方 IP…
加分條件
- 在資料中心環境中成功交付多個高效能設計至量產的實績。
- 與嵌入式韌體團隊動手協作，深入理解韌體開發挑戰與限制。
- 熟悉標準嵌入式處理器子系統(RISC-V、Arm 等）。
- 對設計方法學、CAD 自動化或設計基礎設施有具體貢獻。
由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容
技能
- RTL 設計
- 可測性設計
- Cadence 工具
- Synopsys 工具
時間軸
官方刊登
2026-09-14（來源提供）・18 天前
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-02 08:18・46 分鐘前
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