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混合信號數位IC設計工程師(Serdes, 高速介面)

英文職缺・已幫你整理成中文

  • 新竹
  • 混合
  • 初階
  • 3/8 刊登

職缺摘要

負責 Serdes 與高速介面相關之 PHYD IP 架構規劃、RTL 編碼、前後端整合，並與 MAC 設計、驗證及類比設計團隊合作進行 IP 驗證與共同模擬。

摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準

職缺內容

必備條件

  • 兩年以上工作經驗
  • 碩士學歷，科系要求包含電機工程研究所、電子工程研究所、電信工程（學）研究所

由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容

技能

  • RTL 設計

時間軸

  1. 官方刊登

    2026-03-08（來源提供）・208 天前

  2. 第一次在官方頁發現

    追蹤開始前已刊登

  3. 最後一次確認仍在官方頁

    2026-10-02 11:18・1 小時前

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