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<Data center>混合信號數位IC設計工程師(Serdes, 高速介面)

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職缺摘要

聯發科招募混合信號數位IC設計工程師，負責資料中心Serdes與高速介面相關PHYD IP的架構規劃、RTL撰寫、前後端整合及驗證模擬。

摘要由 AI 依官方職缺內容整理，以官方職缺為準

中文重點整理

工作內容

  • 進行 Serdes 與高速介面相關 PHYD IP 架構規劃
  • 負責 Serdes 與高速介面相關 PHYD IP RTL 程式撰寫
  • 執行 Serdes 與高速介面相關 PHYD IP 前端與後端整合
  • 與 PCS/MAC 設計團隊及 DV 團隊合作進行 IP 驗證
  • 與類比設計團隊合作進行 PHY 協同模擬

必備條件

  • 具備兩年以上工作經驗
  • 學歷要求碩士
  • 科系要求電機/電子、資訊工程學系、通訊/電信、電控/控制

依官方職缺內文整理的重點，不是原文。 看原始職缺的完整內容

技能

  • RTL 設計

時間軸

  1. 官方刊登

    2024-07-23（來源提供）

  2. 第一次在官方頁發現

    追蹤開始前已刊登

  3. 最後一次確認仍在官方頁

    2026-10-02 13:18・32 分鐘前

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