聯發科2454
互連結構設計與系統級快取 IP 工程師
- 新竹
- 初階
- 3/30 刊登
職缺摘要
聯發科招募互連結構設計與系統級快取 IP 工程師，負責各類產品的互連 IP 與系統級快取 IP 設計、驗證合作及前端流程執行。
摘要由 AI 依官方職缺內容整理，以官方職缺為準
中文重點整理
工作內容
- 針對智慧型手機與汽車等不同產品進行互連 IP、Fabric IP、系統級快取 IP 及相關匯流排子系統設計。
- 與設計驗證團隊合作，確保設計的功能性。
- 與效能驗證團隊合作，確保滿足頻寬與延遲等效能要求。
- 執行 IP 設計品質控制流程，包含 lint、CDC、Spyglass DFT、UPF 等。
- 執行 RTL 前端流程，包含 SDC 品質檢查與時脈約束檢查等。
必備條件
- 學歷要求：碩士。
- 科系要求：電控/控制、電機/電子、通訊/電信相關系所。
- 經驗要求：無工作經驗可。
依官方職缺內文整理的重點，不是原文。 看原始職缺的完整內容
技能
- RTL 設計
- 可測性設計
時間軸
官方刊登
2026-03-30（來源提供）・186 天前
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-02 11:18・56 分鐘前
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