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ASIC Verification Engineer

英文職缺・已幫你整理成中文

  • Taipei, Taiwan
  • 混合
  • 初階
  • 1 小時前發現

職缺摘要AI 整理

思科 Common ASIC Group 招募 ASIC 驗證工程師，負責次世代交換器系統之複雜 ASIC 晶片驗證，包含 UVM 測試平台開發、模擬與硬體加速驗證及晶片開機測試。

職缺內容

AI 整理

工作內容

  • 設計與強化 UVM 及 SystemVerilog 測試平台，定義新設計驗證(DV)方法學
  • 執行各設計區塊之端對端驗證，並參與晶片頂層(top-level)驗證工作
  • 參與硬體加速(emulation)測試與 ASIC 晶片開機(bring-up)流程
  • 與晶片設計及硬體團隊緊密合作，於模擬與硬體加速階段驗證 ASIC

必備條件

  • 電機工程(EE)或電腦工程(CE)學士或碩士學位
  • 3 年以上 ASIC 設計驗證(Design Verification)相關工作經驗
  • 具備 SystemVerilog 與 UVM 方法學實務經驗
  • 具備獨立除錯能力，並能建構包含 scoreboard、agents、sequencers、monitors 之測試平台
  • 熟練掌握受約束隨機測試(constrained random DV)環境，具良好溝通協作能力

加分條件

  • 具備 Python、Perl、TCL、Shell 等腳本撰寫經驗者加分
  • 具備最新高速乙太網路協定(Ethernet protocol)與封包處理知識者加分

看原始職缺的完整內容

技能

  • Verilog
  • Python
  • C++

時間軸

  1. 官方刊登

    2026-10-20（來源提供）・2 天前

  2. 第一次在官方頁發現

    2026-10-22 23:22・1 小時前

  3. 最後一次確認仍在官方頁

    2026-10-23 00:02・1 小時前

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