Digital Verification Engineer (New Grad)
英文職缺・已幫你整理成中文
- Taipei - Taiwan
- 初階
- 9/29 刊登
職缺摘要
芯源系統招募數位驗證工程師（應屆畢業生），負責利用先進技術與產業標準 ASIC 工具協助數位及混合訊號 IC 驗證，並使用 UVM 與 SystemVerilog 建立驗證環境。
摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準
職缺內容
工作內容
- 根據設計需求與產品規格書產生測試計畫
- 與資深數位及類比設計師密切合作開發系統級與行為模型
- 使用 UVM 與 SystemVerilog 建立數位驗證環境
- 編寫數位與混合訊號測試案例及斷言/檢查器
- 分析與除錯測試結果、程式碼覆蓋率與功能覆蓋率
必備條件
- 具備資訊工程或電機工程碩士學位，且重點修習數位設計/VLSI 相關課程
- 具備 ASIC 開發流程與數位設計技術的基本知識
- 具備標準驗證語言(SystemVerilog, UVM)及行為/RTL 編碼知識
加分條件
- 具備嵌入式設計及/或韌體開發經驗
- 具備電源管理產業/應用相關知識
- 熟悉 TCL、Python 與 C/C++ 等腳本與自動化語言
由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容
技能
- Verilog
- 數位電路設計
- Python
- C++
時間軸
官方刊登
2026-09-29（來源提供）・7 天前
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-07 01:25・37 分鐘前
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