Sr. Digital Verification Engineer (Taipei)
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- Taipei - Taiwan
- 資深
職缺摘要
芯源系統(MPS)徵求資深數位驗證工程師，負責數位與混合訊號 IC 之驗證計畫擬定、UVM 驗證環境建立、測試案例撰寫與覆蓋率分析。
摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準
職缺內容
工作內容
- 依設計需求與產品規格書擬定數位與混合訊號 IC 驗證計畫。
- 與數位及類比設計師密切合作以開發系統級與行為模型。
- 使用 UVM 與 SystemVerilog 建立數位驗證環境。
- 撰寫數位與混合訊號測試案例及 assertion/checker。
- 分析與除錯測試結果、程式碼覆蓋率與功能覆蓋率。
必備條件
- 電機工程碩士學位。
- 具備 5 至 8 年數位 ASIC 設計驗證經驗。
- 具備 ASIC 開發流程與數位設計技術的扎實知識。
- 具備標準 DV 語言(SystemVerilog, UVM)及行為/RTL 編碼的扎實知識。
加分條件
- 具備嵌入式設計及/或韌體開發經驗/知識。
- 具備電源管理產業/應用知識。
- 具備 TCL, Python 與 C/C++ 等手稿與自動化語言經驗/知識。
由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容
技能
- Verilog
- Python
- C++
時間軸
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-07 01:25・37 分鐘前
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