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Lead Application Engineer

英文職缺・已幫你整理成中文

  • ZHUBEI 01
  • 資深

職缺摘要

Cadence 正在尋找資深應用工程師，負責與客戶合作、了解驗證挑戰，並開發與優化基於 SystemVerilog/UVM 的驗證環境以及 AI 輔助工作流程。

摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準

職缺內容

工作內容

  • 與客戶互動以了解驗證挑戰並識別合適的 AI 輔助驗證使用案例
  • 開發並優化基於 SystemVerilog/UVM 的驗證環境，適用於 IP、子系統和 SoC 設計
  • 開發可重複使用的提示詞、技能、代理程式、腳本和 AI 輔助工作流程
  • 進行技術評估、基準測試、展示、工作坊和客戶培訓
  • 與研發、產品工程和支援團隊合作，以解決客戶需求和技術問題

必備條件

  • 電機工程、計算機工程、計算機科學或相關領域的碩士學位
  • 具備五年或以上的數位設計、功能驗證或 EDA 應用工程經驗
  • 具備 SystemVerilog 和 UVM 的實務經驗
  • 具備開發 UVM 環境的經驗，包含代理程式、序列、記分板、參考模型與功能覆蓋率
  • 對受限隨機和覆蓋率驅動驗證方法有深入理解

加分條件

  • 具備為複雜 SoC 或子系統驗證架構化可重複使用 UVM 環境的經驗
  • 具備將 AI 或自動化應用於測驗平台生成、序列生成、覆蓋率、除錯或回歸分析的經驗
  • 熟悉 LLM API、提示詞工程、RAG、向量資料庫、代理工作流程或工具調用框架
  • 熟悉 CPU、互連、記憶體子系統、低電壓或 UPF 驗證

由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容

技能

  • Verilog
  • Python

時間軸

  1. 第一次在官方頁發現

    追蹤開始前已刊登

  2. 最後一次確認仍在官方頁

    2026-10-02 08:19・44 分鐘前

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