Silicon Design Engineer
英文職缺・已幫你整理成中文
- Taipei, Taiwan
- 混合
- 資深
- 9/21 刊登
職缺摘要
負責次世代高速 I/O 技術的主機控制器 IP 設計與開發，使用 Verilog RTL 進行區塊設計、確保功能正確性並解決複雜技術問題。
摘要由 AI 依英文原文整理成中文，不是逐字翻譯，以官方職缺為準
職缺內容
工作內容
- 參與基於次世代 I/O 架構需求的host controller IP設計與開發
- 使用 Verilog HDL 開發 IP 區塊的 RTL 程式碼
- 確保設計功能正確且可在不同產品線重複使用
- 解決複雜技術問題並提供有效解決方案
- 指導與帶領初階工程師
必備條件
- 電機工程、資訊科學或相關領域學士或碩士學位
- 具備碩士學位至少 9 年經驗，或學士學位至少 11 年經驗
- 具備大型數位 IP 的 Verilog RTL 設計強固經驗
- 具備獨立作業能力與良好的規劃排程能力
加分條件
- 具備 PCIe 或 AMBA 相關知識為加分項
- 具備 AI 輔助設計經驗為加分項
由英文原文整理成中文的重點，不是逐字翻譯。 看原始職缺的完整內容
技能
- Verilog
- RTL 設計
時間軸
官方刊登
2026-09-21（來源提供）・11 天前
第一次在官方頁發現
追蹤開始前已刊登
最後一次確認仍在官方頁
2026-10-02 09:26・21 分鐘前
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